設(shè)計與制備之間的接口：版圖 主要內(nèi)容 IC設(shè)計特點及設(shè)計信息描述 典型設(shè)計流程 典型的布圖設(shè)計方法及可測性設(shè)計技術(shù) 設(shè)計特點和設(shè)計信息描述 設(shè)計特點(與分立電路比擬) 對設(shè)計準確性提出更為嚴格的要求 測試題目 版圖設(shè)計：布局布線 分層分級設(shè)計(Hierarchical design)和模塊化設(shè)計 高度復(fù)雜電路系統(tǒng)的要求 什么是分層分級設(shè)計？

將一個復(fù)雜的集成電路系統(tǒng)的設(shè)計題目分解為復(fù)雜性較低的設(shè)計級別，這個級別可以再分解到復(fù)雜性更低的設(shè)計級別；這樣的分解一直繼承到使終極的設(shè)計級別的復(fù)雜性足夠低，也就是說，能相稱輕易地由這一級設(shè)計出的單元逐級組織起復(fù)雜的系統(tǒng)。 設(shè)計的基本過程 （舉例） 功能設(shè)計 邏輯和電路設(shè)計 版圖設(shè)計 集成電路設(shè)計的終極輸出是掩膜版圖，通過制版和工藝流片可以得到所需的集成電路。一般來說，級別越高，抽象程度越高；級別越低，細節(jié)越詳細 從層次和域表示分層分級設(shè)計思惟 域：行為域：集成電路的功能 結(jié)構(gòu)域：集成電路的集成電路 設(shè)計與制造的主要流程 集成電路設(shè)計與制造的主要流程框架

引 言 半導(dǎo)體器件物理基礎(chǔ)：包括PN結(jié)的物理機制、雙極管、MOS管的工作原理等 器件 小規(guī)模電路 大規(guī)模電路 超大規(guī)模電路 甚大規(guī)模電路 電路的制備工藝：光刻、刻蝕、氧化、離子注入、擴散、化學氣相淀積、金屬蒸發(fā)或濺射、封裝等工序 集成電路設(shè)計：另一重要環(huán)節(jié)，最能反映人的能動性 結(jié)合詳細的電路，詳細的系統(tǒng)，設(shè)計出各種各樣的電路 引 言 什么是集成電路？(相對分立器件組成的電路而言) 把組成電路的元件、器件以及相互間的連線放在單個芯片上，整個電路就在這個芯片上，把這個芯片放到管殼中進行封裝，電路與外部的連接靠引腳完成。
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